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解決済みの質問

CMOSの立下りを遅延させる方法

あるCMOS信号とインバータを使って、2つの出力イネーブル信号(Low active)を排他的に制御しようとしています。出力データは同じバスに接続しています。
そのため、出力信号が衝突すると困るので、イネーブル信号の立下りのみに遅延を入れたいと思っています。
もちろんインバータの遅延もありますので、その分多めに遅延を入れる必要があるかと思っています。
何か方法はないでしょうか?

投稿日時 - 2011-04-02 00:55:55

QNo.6637996

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質問者が選んだベストアンサー

遅延時間の精度と安定性がそれほど必要なければ、添付図のように、CR積分回路とシュミットインバータ(HC14)とORゲート(HC32)を組み合わせれば、立下りのみの遅延パルスが得られます。遅延時間は、シュミットインバータのスレッショルド電圧(素子バラツキがある)に依存するので、無調整での時間精度はありませんが、抵抗値を調整すれば合わせこみは可能です。遅延時間は概略 td (s) ~ 2*C(F)*R(Ω) になります。C = 100pF、R = 1kΩのとき td ~ 200ns になります。

投稿日時 - 2011-04-02 08:32:13

お礼

ありがとうございます。
なるほど積分回路とORロジックでできるのですね。

投稿日時 - 2011-04-02 10:51:18

ANo.2

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回答(3)

ANo.3

ANo.2 です。間違いを修正します。
【正】 遅延時間は概略 td (s) ~ C(F)*R(Ω) になります。C = 100pF、R = 1kΩのとき td ~ 100ns になります。

投稿日時 - 2011-04-02 08:41:43

ANo.1

自分の経験でしかありませんが、
1、明らかに遅延が必要な場合はクロック単位で正確に(enable/diableが重ならないように)制御しました。(主にCPUのバス制御)

2、 同一基板状で(つまりデバイス間距離が短い)、enable信号に波形ひずみがない、enable/disable切り替え頻度が少ない、2つのデバイスのスイッチング速度が同等、などの条件が成立する場合は遅延を入れませんでした。

3、 上と矛盾しますが、遅延をインバーター素子の多段接続で作ってバスの衝突に配慮したこともあります。多分必要ないけどまあ安全のため、といった気分のときです。

投稿日時 - 2011-04-02 08:13:39

お礼

ありがとうございます。1番のように遅延を入れる必要がありそうです。

投稿日時 - 2011-04-02 10:51:23

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