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解決済みの質問

Verilog-HDLからVHDL記述への書き方について

Verilog-HDLからVHDLへ変換をしています。1ヵ所だけ、記述の書き方がわからないので、アドバイス下さい。
module sample(ck,res,trg,busy,sclk,cs_n,sdata,data);
input ck, res, trg, sdata;
output busy, sclk, cs_n;
output [15:0] data;

reg [4:0] cnt;
reg busy, cs;
reg [15:0] buff, data;

wire adend;

assign sclk = ck;
assign adend =(cnt==5'd20); <= この部分のVHDL記述が分かりません。
--------------------------
assign sclk = ck;
をVHDLで表すと、
sclk <= ck;ですが、
assign adend =(cnt==5'd20);これは、adendは1bitで、cntは5bitなので、表現しようがありません。
ふと思ったのは、
5'd20は、10100なので、下記の記述も可能か自信がありません。
adend <= cnt(5) and cnt(3);

アドバイス下さい。
よろしくお願いします。

投稿日時 - 2008-10-17 22:20:46

QNo.4409352

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非同期なので、こんな感じですね。

adend <= '1' when(cnt="10100")else '0';

もしくは

process(cnt)begin
if(cnt="10100")then
 adend <= '1';
else
 adend <= '0';
end if;
end process;

投稿日時 - 2008-10-18 00:32:15

お礼

ありがとうございます。なるほど~と思いました。
大変参考になりました。

投稿日時 - 2008-10-18 20:58:05

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回答(1)

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