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Verilog HDL で output を open にしたいときは?

Verilog を勉強中なのですが、周りに聞ける人がいないので、質問させてください。
(ちなみに VHDL は習得しているつもりです。)
いろいろ疑問点があるので、分けて何点か質問させていただきました。


VHDLにある「open」に相当するものは verilog にありますか?

VHDLでの
test_inst : test
port map(
clr => clr,
clk => clk,
a_out => open,
b_out => b_out
);

みたいにoutポートを開放するとき。
Verilog を使っておられる方々はどうされていますか?

test test0(
.clr(clr),
.clk(clk),
//.a_out,
.b_out(b_out)
);
みたいにコメントアウト?
でも、名前による接続ならいいですが、順番による接続だとコメントアウト作戦は
使えないですよね。
または、なにかダミーの wire を定義して接続でしょうか?

投稿日時 - 2006-09-07 02:17:45

QNo.2389339

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回答(1)

ANo.1

test test0(
.clr(clr),
.clk(clk),
.a_out(),
.b_out(b_out)
);

としてたような…。(自信なし^^;)

投稿日時 - 2006-09-07 10:55:46

お礼

この書き方は盲点でした。便利ですね。ありがとうございます。

投稿日時 - 2006-09-20 23:25:02

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