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解決済みの質問

MOSのゲートコンタクト作成プロセスについて

MOSのポリシリコンゲート上に直接コンタクトを打ち、メタルに接続するレイアウトは見たことありません。ポリシリコンを伸ばして、MOSから少し離してコンタクトを打ち、メタルに接続するレイアウトがほとんどです。これはなぜなのでしょうか。

投稿日時 - 2009-08-06 23:45:59

QNo.5187929

困ってます

質問者が選んだベストアンサー

FinFETは、今は、22nmもしくは16nmくらいからと言ってます。22nmは多分無理でしょうけど。
仕事関数は、教科書的には絶縁膜との界面だけで決まるってなってますけど、実際にはそうではなくてゲート電極全体の特性で変わってしまいます。

ゲート直上からコンタクトを取るというのは、つまりゲート抵抗を減らせるということだと思うんですが、そもそも、Lが大きなトランジスタの場合そんな必要がありますかね?
・電流源のトランジスタはそもそもゲート電圧はDCだから、ゲート抵抗は気にならない。(むしろゲート抵抗・ゲート容量でローパスがかかってノイズが減るような気もします)
・容量として使うMOSについて言えば、そもそも高周波特性が必要な容量は最初からMOSではなくてMIMとかを使うような。あるとすれば、VCOなんかに使うバリキャップとかかな。でも、ホントに高周波で使うMOS容量はL最小にするんではないですかね。

とりあえず、プロセス設計者からすれば、Lが最小でないトランジスタなんてものは、そもそもあんまり考慮の対象に入っていなかったりします。。
L大のトランジスタならゲートの直上にコンタクトを取るのもやる気になればできるような気はしますが、それで特性がどうなるのかとか考えるのが面倒なので、DRCで一律禁止しているだけ、ということかも。

投稿日時 - 2009-08-08 21:59:23

補足

なるほど、プロセス上でなにかしらの不具合を起こすことが検証済みでDRCのすべての禁止ルールには意味があるものと私は思っていたのですが、必ずしもそういうわけではないんですねえ。勉強になりました。

ゲートの直上にコンタクトをとる必要があるかないかは置いといて、もともとの発端はそういうレイアウトがないことに疑問を感じただけなんです。まあ特に理由がないなら打てたほうがいいとは思いますけどね。それがどこまで効果的かはわかりませんが。

投稿日時 - 2009-08-09 00:59:39

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回答(7)

ANo.7

以下、回答します。

>1)のcontact分伸びるというのはwがコンタクト幅しか持たない時でしょうか。
A;Contactをfieldに引き出した分伸びるということです。
>3)のエッチングというのも、どのレイヤのエッチングですか。
A;Contactエッチングです。
>Gate上で抜けるとチャンネルになるというのはPoly-Siゲートとゲート絶縁膜までオーバーエッチングする危険性があるということでしょうか。
A;ゲート絶縁膜もエッチングするとチャンネルに到達するということです。

投稿日時 - 2009-08-11 19:55:11

ANo.6

個人的見解ですが、
L大のトランジスタGate上のContactHole不可なのは
1)必要性がない。 Lが大きいのでcontact分ぐらい伸びても影響ない。
2)無駄なルールを増やしたくない。
3)Field上のほうがエッチングしすぎても問題が起こる可能性が少ない。Gate上なら抜けるとチャンネルになりますよね。

勝手な想像です。
ルールって利点がなければあえて変えないのでは?

投稿日時 - 2009-08-09 21:35:11

補足

1)のcontact分伸びるというのはwがコンタクト幅しか持たない時でしょうか。
3)のエッチングというのも、どのレイヤのエッチングですか。層間絶縁膜のことですか。Gate上で抜けるとチャンネルになるというのはPoly-Siゲートとゲート絶縁膜までオーバーエッチングする危険性があるということでしょうか。

投稿日時 - 2009-08-10 00:19:08

ANo.4

うーん。なんだか自信がなくなってきました。
私自身は、現在は、次世代の3DのMOSプロセスをやっていて、現状の2次元のMOSプロセスからはちょっと離れてしまっているので。

ゲートの仕事関数はシリサイドにした状態で目的の値となるように不純物濃度などを調整しておくということで、ゲートはコンタクトを打つ・打たないに関わらず全面的にサリサイドにするのが普通な気がしてきました。
MOS形成→Si露出部を全面的にサリサイド→絶縁層成膜→絶縁膜にコンタクトの穴を形成→メタル埋め込み
みたいな感じで。
拡散抵抗とかを作る場合などは明らかにシリサイドにしたらまずいでしょうから、サリサイドブロックという技術自体は間違いなくあるんですが、よく考えると、MOSのゲートは抵抗下げるために全面シリサイドにしておくのが普通か。。
となると、確かに、Lが大きなトランジスタならゲートの真上にコンタクト取ることも不可能でないような気がしてきました。まあ、よほど特殊なLSIでない限り、LSI中の99.99%のトランジスタは最小のLで作るでしょうから、#1の理由で無理でしょうけど。
(Lをわざわざ大きくするのは、アナログ回路の中の、さらに電流源のトランジスタだけだと思います。)
でも、Lが大きなトランジスタでも、普通はDRCルールで、ゲートの真上にコンタクト取るのは禁止すると思うんだけど、なんでだろう。
コンタクトの金属が当たると、やっぱり、そこで仕事関数が変わってしまうから、ということかな。

ゲート直上はサリサイドさせないようにして、コンタクト部のみをサリサイドで形成するというプロセスも可能だとは思いますが。これとか。
http://www.google.com/patents?id=VLIRAAAAEBAJ&printsec=abstract&zoom=4#v=onepage&q=&f=false

投稿日時 - 2009-08-08 06:16:48

補足

何度も回答いただきありがとうございます。3DというとFinFETなどでしょうか。どの世代から導入されるんでしょうね。それはさておき…

私は設計側の人間であり、プロセスにそこまで詳しくないので間違っているかもしれませんが。
ゲートの仕事関数が重要となるのはゲート絶縁膜との界面側ですよね。そうすると上面はシリサイド化しても問題ないような気がしますが。サリサイドの良い点というのは狙った位置の表面のみをシリサイド化できて、確実なコンタクトを取ることができ、かつ、余分な領域はシリサイド化せずにすむという私の認識なのですが。そうするとゲートをシリサイド化しても問題ないのでは。
しかしそう考えるとゲート直上にコンタクトをうつことが禁止されて理由はメタルとのコンタクトを取るときに問題が起こる(仕事関数が変わる)ということになるのでしょうか…。

Lを大きくするのは電流源であったり、可変容量として用いる場合もそうですね。

投稿日時 - 2009-08-08 09:12:23

ANo.3

半導体の教科書にはたしかにああいう断面図がよく出てくるんですが、あの図は正確に言えば間違いなんですね。
S/Dとゲートのコンタクトを同時にサリサイドで作るというプロセス自体は正しいんですが、ゲートの直上にコンタクトを作ることは普通しないわけですので。
ゲートに使うPoySiは、単に導体ならいいわけではなくて、不純物濃度や厚さなどを精密にコントロールしてあります。それによって、ゲートの仕事関数をコントロールして、トランジスタの閾値を狙った値にするわけです。例えば、普通、NMOSとPMOSでは、PolySiの厚さや不純物濃度を別々の値として、それぞれの最適値になるようにしています。(デュアルゲートといいます)
ゲートの直上にコンタクトを打って、PolySiをシリサイドにしてしまうと、プロセス設計者が細心の注意をはらって設計した、ゲートの仕事関数が変わってしまって、トランジスタの性能(主に閾値)が変わってしまいます。

投稿日時 - 2009-08-07 23:38:00

補足

なるほど、あの図が簡易的に描かれたもので実際はPolySiゲートの直上にはコンタクトは作らないのですね。
となると、もう一つ疑問点があります。よくサリサイドの説明の図では絶縁膜(ゲート絶縁膜ではなく、メタルと拡散層やらゲートを分離するための絶縁膜)が記述されていません。先ほどの図でもそうです。しかしこれは誤りで、実際は絶縁膜で一面を覆ったあとで、S/Dとゲートコンタクトを取る部分のみの絶縁膜をエッチングし、サリサイドを行うためのTiスパッタを行うという理解でよろしいのでしょうか。PolySiゲートをシリサイド化させないためには当然そういう手順になりますよね…

投稿日時 - 2009-08-08 00:03:19

ANo.2

#1の理由が一番大きいというか本質的なんですが、あともう一つ。
例えば、電流源として使うトランジスタなど、ゲート長がコンタクトの大きさよりも大きいMOSについても、普通は、ゲートの真上にコンタクトを打つことはDRCルールで禁止されています。
コンタクトというのは、つまり、PolySiにシリサイドを作るということなわけですが、そうすると、そこではゲートの仕事関数が変わってしまって、トランジスタの特性が変わってしまうことになります。

投稿日時 - 2009-08-07 00:44:11

補足

回答ありがとうございます。

確かに言われてみれば#1のように最小ゲートで使うならばコンタクトをとることは不可能ですね。しかし、考えていたのはまさに#2のようにゲートを大きくした場合、なぜコンタクトが打てないのかということなのです。
PolySiにシリサイドを作るのはゲートとS/Dを同時にシリサイド化するサリサイドとして一般に行われることなのではないでしょうか。サリサイドとしてS/DとMOS上のPolySiゲートを同時にシリサイド化する断面図を良く見ます。たとえば以下のURLの図4です。
http://www.toshiba.co.jp/tech/review/2004/08/59_08pdf/a02.pdf
この認識が誤っているのでしょうか。(実際はMOS上のPolySiゲートはサリサイド化しない?)それともサイリサイド自体は問題ないですが、その上でメタルとコンタクトを取るプロセスが問題になるのでしょうか。

投稿日時 - 2009-08-07 22:17:24

ANo.1

これは、一見、不思議なことのようなんですが、実はよく考えると当たり前というか愚問だったりします。

MOSのプロセスの中で猛烈にお金をかけて、なんとか小さくしようと頑張るのが、ゲートを作る工程です。プロセスの名前を65nmとか45nmとかゲート長で言うことを考えてもわかるように、ゲート長を小さくするために半導体メーカーは莫大なお金を使っているわけです。つまり、ゲート長というのは、そのプロセスで加工できる一番小さいサイズになっています。もし、仮にそうでないプロセスがあったとしたら、その最も小さい加工をする技術をゲートの生成に使うべきです。そのほうが性能が圧倒的に上がるわけですから。

というわけで、
>MOSのポリシリコンゲート上に直接コンタクトを打ち、
もし、こんなことができるなら、そのコンタクトの大きさはゲート長よりも小さくなくてはいけません。そんな加工技術があるなら、それを使ってゲート長を狭くしたほうがいいですね。

>ポリシリコンを伸ばして、MOSから少し離してコンタクトを打ち、
つまり、MOSから離すこと自体が目的なんではなくて、ポリシリコンをMOS本体から離してちょっと太らせておいて、そこに(ゲート長よりも)大きなコンタクトを打つというわけです。

投稿日時 - 2009-08-07 00:33:31

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